关于内部时钟同步方案的解码
现在大部分解码好像都喜欢内部异步时钟方案，市面上主流解码中还有哪些是内部时钟同步方案的？
能否谈谈~
所谓异步，指的是USB输入的情况下。SPDIF和AES只能是同步于数字源的时钟，这是接口的规范定义的。
能异步为啥要同步？参考时钟离D to A环节越近越好，更何况很多数字输出源本身很烂 Evangelion 发表于 2021-1-18 13:26
所谓异步，指的是USB输入的情况下。SPDIF和AES只能是同步于数字源的时钟，这是接口的规范定义的。
能异 ...
因为数字源质量还不错的原因。
好像有些DAC的内部PLL方案内部时钟是按照自己的来定的并不跟随前端？ zhouquan198166 发表于 2021-1-18 17:52
因为数字源质量还不错的原因。
好像有些DAC的内部PLL方案内部时钟是按照自己的来定的并不跟随前端？
PLL的中文是锁相环，锁的就是前段的数字信号。走spdif的信号需要调制解调，都是同步的，楼上已经说了。接收芯片本身也会自带PLL比如AK4118。只有USB是异步的，最简单的说法就是usb时钟不是44.1/48 常用的xmos芯片也不是，就异步了。想要跳过调制解调，就直接走I2S。LZ说的自带PLL还异步的就只有ESS90X8了吧。CS43198集成的PLL是同步的 只有大部分ess芯片的机器是异步，非ess的里面，mola、chord、bricasti的解码都是异步
其他大部分都是同步的（包括部分ess的） 然后usb界面那个同步异步别纠结，和解码器自己是同步异步没关系 楼主说的同步异步指的是usb界面吧 aaalzaaa 发表于 2021-1-18 20:11
楼主说的同步异步指的是usb界面吧
不是，USB界面基本都是异步的几乎没有同步的了。而且USB界面因为是数据包封装传输，应该是不含时钟信号的。
我说的就是解码芯片自带的PLL的属性。 amex 发表于 2021-1-18 19:52
只有大部分ess芯片的机器是异步，非ess的里面，mola、chord、bricasti的解码都是异步
其他大部分都是同步 ...
ESS内置PLL异步能够理解，翻斗鱼和和弦都是利用FPGA自己编写代码做解码的好像？
不是很理解，像这类的，它内部时钟是异步的结构？
哦，那aune S8就是带有锁相环模块的同步9038解码器 zhouquan198166 发表于 2021-1-19 14:57
ESS内置PLL异步能够理解，翻斗鱼和和弦都是利用FPGA自己编写代码做解码的好像？
不是很理解，像这类的 ...
pll都是同步的，ess异步不是因为他有pll而是他有asrc（关了就是同步了） zhouquan198166 发表于 2021-1-19 14:57
ESS内置PLL异步能够理解，翻斗鱼和和弦都是利用FPGA自己编写代码做解码的好像？
不是很理解，像这类的 ...
那几个fpga升频解码本质就是asrc，所以是异步的 amex 发表于 2021-1-18 19:54
然后usb界面那个同步异步别纠结，和解码器自己是同步异步没关系
雷电和火线 界面是同步？ amex 发表于 2021-1-19 15:30
pll都是同步的，ess异步不是因为他有pll而是他有asrc（关了就是同步了）
记得ESS矢口否认了asrc，应该是别的东西 肥程 发表于 2021-1-20 09:45
记得ESS矢口否认了asrc，应该是别的东西
何时否认了。。。
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